Modul ini melanjutkan logika Boolean dan aritmetika dengan menambahkan kemampuan yang belum dimiliki keduanya, yaitu menyimpan state. Clock dan D flip-flop diperkenalkan sebagai dasar rangkaian sekuensial, lalu keduanya disusun menjadi register, RAM, dan program counter yang mengurutkan jalannya program sendiri. Setiap komponen disertai simulasi Python yang memodelkan tepi clock secara eksplisit, sehingga perilaku setiap komponen dapat diamati tepi demi tepi.
State dan Memori
Dari rangkaian kombinasional ke sekuensial: clock, flip-flop, register, RAM, dan program counter yang mengurutkan jalannya program.
0/0 selesai
- Clock dan Flip-Flop
Perpindahan dari rangkaian kombinasional ke sekuensial melalui clock, D flip-flop, dan tepi naik.
- Register
Register sebagai penyimpanan multi-bit yang menahan nilainya sampai tepi clock berikutnya.
- RAM
Memori sebagai larik register yang berbagi clock yang sama, lengkap dengan jalur alamat, chip select, dan waktu aksesnya.
- Program Counter
Register khusus yang mengurutkan jalannya program sendiri dengan incremen dan pemuatan ulang alamat.